반도체 공정 단면도(소자 단면도)는 트랜지스터·메모리 셀·센서·디스플레이 TFT 같은 소자를 옆에서 자른 그림이다. 기판부터 맨 위 막까지 각 막의 물질과 두께를 한 장에 담는다. 반도체·디스플레이 엔지니어가 발표·논문·설계 검토마다 그리는 이유는 「이 소자는 무엇으로 되어 있나」에 한 장으로 답하기 때문이다. 잘 그린 단면도에는 층 순서, 물질 이름, 두께와 단위, 치수선, 축척 표시 다섯 가지가 들어 있다.
반도체 공정 단면도에 들어가야 할 것
층 순서. 막은 웨이퍼 위에 실제로 쌓인 순서대로 위에서 아래로 그린다. 유전막을 게이트 금속 위에 그리는 식의 뒤바뀜은 검토자가 가장 먼저 잡아낸다.
물질과 두께. 막마다 물질(HfO₂, TiN, SiO₂ …)과 단위가 붙은 두께를 적는다. 게이트 스택은 nm, 두꺼운 층은 µm. 숫자만 덩그러니 두지 않는다.
치수선과 축척 표시. 핀 폭·피치 같은 가로 크기에는 치수선을 단다. 그리고 실제 비율인지 아닌지를 밝힌다. 대부분은 실제 비율이 아니고, 밝히기만 하면 문제없다.
실제 비율이면 얇은 막이 안 보인다
게이트 스택을 실제 비율로 그리면 50 nm 기판 위의 2 nm 유전막은 보이지도 않는 실선이 되고, 라벨을 달 자리도 없다. 그래서 소자 그림은 대부분 보기용으로 비율을 보정한다. 얇은 막을 실제보다 두껍게 그려 모든 층이 읽히게 하는 것이다.
이때 지킬 규칙은 하나다. 그림은 읽기 위한 것이고, 값은 라벨이 말한다. 막에 「2 nm」를 적고, 그림이나 캡션에 「축척 아님」을 밝힌다.
층 구조는 2D, 감싼 게이트는 3D
평면 적층 — 플래너 MOSFET, MOS 커패시터, 박막 트랜지스터, 태양전지 적층 — 은 2D 단면이 가장 분명하다. 순서와 두께가 바로 읽힌다.
게이트가 채널을 감싸기 시작하면 2D는 핵심을 가린다. FinFET 게이트는 핀의 세 면을 덮고, GAA 나노시트 게이트는 시트 하나하나를 둘러싼다. 두께·깊이·폭 축이 있는 3D 그림이 그 감싼 모양을 한 번에 보여 준다.
사각형 대신 템플릿에서 시작하기
보통은 슬라이드 도구에서 사각형을 하나씩 쌓아 그리고, 두께가 바뀌면 처음부터 다시 그린다. Semi Process Lab의 디자인 스튜디오는 템플릿에서 시작한다. 소자 단면 아래에 Planar MOSFET, FinFET, GAA 나노시트, GaN HEMT, IGZO TFT, FeFET(강유전), 페로브스카이트 태양전지 같은 구조가 준비되어 있고, 옆에는 증착 적층·식각 구조·챔버·설비 갈래가 있다.
하나를 고르면 막마다 물질과 두께가 라벨로 붙고 치수선까지 그려진 단면이 바로 나온다. 층·막 라벨을 클릭해 고른 뒤 드래그하면 두께나 폭이 바뀐다. 오른쪽 층 구성(위→아래) 표에 막이 차례로 나오고, +층과 반복 적층용 +페어 ×N이 있다. 템플릿의 값은 예시이니 내 값으로 바꿔 쓴다. 화면에도 「두께 단위 nm · 시각화 비율은 가시성 보정됨」이라고 적혀 있다.
2D / 3D를 누르면 같은 구조가 두께·깊이·폭 축을 가진 3D로 바뀐다. 다 그렸으면 내보내기에서 PNG, SVG, PPTX(편집가능) 중 고른다. PPTX는 모든 도형과 글자를 파워포인트에서 고칠 수 있어, 발표 직전에 두께 하나가 바뀌어도 다시 그릴 필요가 없다. 같은 화면의 예측 실행을 누르면 그 구조로 설계·예측 단계로 넘어간다.
자주 묻는 질문
소자 단면도에는 무엇을 넣어야 하나?
말하려는 내용에 필요한 막을 위에서 아래로 실제 순서대로, 막마다 물질 이름과 단위 붙은 두께를 적는다. 가로 크기에는 치수선을 달고, 실제 비율인지 아닌지를 밝힌다.
단면도는 실제 비율로 그려야 하나?
대개는 아니다. 실제 비율이면 nm 두께의 막이 기판 옆에서 사라진다. 얇은 막은 키워 그리고, 실제 두께는 라벨에 남기고, 「축척 아님」을 표시한다.
3D가 2D보다 나은 때는?
게이트나 접촉이 채널을 감쌀 때다 — FinFET, GAA 나노시트, 트렌치 구조. 평면 적층은 2D가 더 빨리 읽힌다.
나중에 값을 고치기 쉽게 하려면?
납작한 그림 대신 편집 가능한 도형으로 남긴다. 편집 가능한 PPTX로 내보내 두면 두께나 라벨이 바뀌어도 그림을 다시 그리지 않고 고칠 수 있다.